合成器能在编译时注意有意的“Z”吗?

在Verilog中,我有一个输入端口,我想让它成为可选端口。这是微体系结构的起点。如果用户不想手动驱动启动引脚,模块将使用自己的内部时钟来驱动启动引脚。

如果用户可以将这个引脚硬编码为“Z”,然后模块有一个这样的片段,那就太好了:

always @(posedge clk) begin 
  if (rst == 1'b1) begin 
    ...
  end else begin 
    if (start == 1'bz) begin 
      start_2 <= internally_generated_strobe;
    end else begin 
      start_2 <= start;
    end
  end
end

实例化该模块的端口映射如下所示:

my_module INST_NAME (
  .clk(clk),
  .rst(rst),
  .start(1'bz),
  ...
  );

这是大多数合成器支持的东西吗?或者你会得到奇怪的结果?

我在Verilog中给出了这个例子,但我也很感兴趣VHDL与Verilog是否有什么不同。