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二进制BCD转换器在sim中工作,但在FPGA上不工作
Florinlego  · 技术社区    · register-transfer-level synthesis fpga verilog  ·  11 月前
函数中的for循环在Verilog中合成吗?[副本]
CCRCCR  · 技术社区    · register-transfer-level synthesis verilog function  ·  2 年前
合成器能在编译时注意有意的“Z”吗?
James Strieter  · 技术社区    · synthesis fpga vhdl verilog  ·  2 年前
verilog合成中从外部源接收输入时出现多个驱动器问题
Roman Andreevitch Biriukov  · 技术社区    · elaboration greatest-common-divisor synthesis verilog  ·  7 年前
在“while”中使用一个非常量值会导致这个错误,我该怎么办?
sujeto1  · 技术社区    · quartus synthesis verilog math  ·  9 年前
16位阵列如何需要5位地址(Xilinx Vivado HLS)?
Main  · 技术社区    · digital-design synthesis xilinx hardware  ·  10 年前
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