如何使用VHDL在组合逻辑中并发执行语句?

我想知道如何使用VHDL在组合逻辑中并发执行信号分配语句?例如,对于以下代码,这三条语句应该同时运行。我所怀疑的是,当我运行模拟时,“y”输出信号是如何立即改变的,尽管如果同时运行语句,“y”将看不到“wire1”和“wire2”的效果(仅当语句执行多次时)。

entity test1 is port (a, b, c, d : in bit; y : out bit);
end entity test1;
------------------------------------------------------
architecture basic of test1 is
signal wire1, wire2 : bit;
begin
    wire1 <= a and b;
    wire2 <= c and d;
    y <= wire1 and wire2;
end architecture basic;