代码之家 › 专栏 › 技术社区 › v4ttel

VHDL:除法和十进制表示法

fpga vhdl

-1

v4ttel · 技术社区 · 7 年前

我使用的传感器将返回16位字,并将其转换为我需要使用表达式的实际值,

表达式为 ((175.72*16b_word)/65536)-46.85.

我可以右移16个位置吗?

我已经搜索了几个小时了,但我仍然不知道如何使用十进制表示法!有没有人举个例子来说明如何解决这个问题?

1 回复 | 直到 7 年前

Codo 7 年前

是的,将一个二进制数右移16位与除以65536相同(但是,如果删除移位的数字,舍入效果很差)。

推荐文章

elmakhloufi assaad · 用vhdl读取二进制文件

7 年前

Joanna14071 · Verilog中快、慢时钟脉冲的产生

7 年前

Ali khan · Labview FPGA pid控制器

7 年前

Lohug · 我应该选择哪个FPGA?(或者我应该选择其他硬件)[关闭]

7 年前

Kelvin Kalariya · VHDL:无法将系统时钟(Sys\U Clk)分配给信号

7 年前

v4ttel · VHDL:除法和十进制表示法

7 年前

Mrchacha · 设计编译期间未满足时间要求

7 年前

Andreas Bombe · pci\u enable\u device()在删除/重新扫描后失败

8 年前

Krustenkaese · DMA分配内存的屏蔽物理地址有效吗?

8 年前

ykpgrr · Verilog或Vivado HLS或Vivado SDSoC

8 年前