为什么我的代码在case语句中不断触发默认条件?

我正在学习Verilog,并试图构建一个32位Galois LFSR,其位位置分别为32、22、2和1。

这是我的代码:

module top_module(
    input clk,
    input reset,    // Active-high synchronous reset to 32'h1
    output [31:0] q
); 
    always @(posedge clk) begin
        if (reset)
            q <= 32'h1;
        else begin
            integer i;
            for (i=0; i<32; i=i+1) begin
                case (i)
                    0 : q[i] <= q[0] ^ q[i+1];
                    1 : q[i] <= q[0] ^ q[i+1];
                    21 : q[i] <= q[0] ^ q[i+1];
                    31 : q[i] <= q[0];
                    default : q[i] <= q[i+1];
                endcase
            end
        end
    end
endmodule

我面临以下错误:

Error (10232): Verilog HDL error at top_module.v(17): index 32 cannot fall outside the declared range [31:0] for vector "q" File: /home/h/work/hdlbits.14205831/top_module.v Line: 17

很可能是因为,它正在触发 default 的条件 case 语句何时 i=31 ,但这是不应该的,因为我已经为此创建了一个单独的条件。

有人能告诉我我做错了什么吗?

我正在粘贴HDLB的网页链接: https://hdlbits.01xz.net/wiki/Lfsr32