逻辑和位not(!/~)之间的Verilog解析

我正在分配一个 wire 逻辑在寄存器和计数器之间。

wire wire1;
reg  signal;
reg [5:0] count;

assign wire1 = signal & !|count;   // line 1
assign wire1 = signal & ! |count;  // line 2
assign wire1 = signal & !(|count); // line 3
assign wire1 = signal & ~|count;   // line 4

Icarus给出了“第1行”和“第2行”的错误,但没有给出“第3行”和第4行的错误。 消息是,

一元运算!不是主要表达式

我认为这是一个解析器错误(两者都使用括号)。我正在使用 |count 作为 count==0 但发现减少更容易,因为许多工具会抱怨文本“0”的位长为32位。也就是说,我需要 count==COUNT_ZERO 其中它是正确长度的某个局部参数。

“!”之间真的有区别吗对于一位构造,用“~”表示?