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Verilog原语

hdl primitive verilog

jatinBatra · 技术社区 · 7 年前

这两者有什么区别吗?

and(O1,input1,input2);

always(O1 or input1 or input2)
           and(O1,input1,input2);

原语是否需要 always 块或者,当输出(O1)和输入(input1、input2)的值发生变化时,就会访问它?

1 回复 | 直到 5 年前

Oldfart 7 年前

原语是否需要always块?

不就像“assign”语句一样,它们不需要always部分。

事实上,如果您尝试过,就会出现语法错误,因为您无法在always节中实例化模块或原语。

_{此外,您永远不需要输入输出

O1

在灵敏度列表中。}

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