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为什么在verilog代码中重新分配会出现语法错误?

rtl verilog

Sreeraj Chundayil · 技术社区 · 7 年前

module test;
    reg[8:0] a;

    initial begin
        a= 4'b0001;
        a= 4'b0002;
    end
endmodule

我是一个初学者 Verilog . 为什么第二次出现语法错误 a 作业?

1 回复 | 直到 7 年前

Oldfart 7 年前

这不是重新分配。

您使用的是Base 2: 4'b 然后是数字2。尝试 4'b0010 -)

后编辑:当变量为9位长时,为什么要分配4位?

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