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SystemVerilog:级联中的无基未定大小文字

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Matt H  · 技术社区  · 8 年前

logic [63:0] rd_data;
logic [31:0] mem_dout;
logic [15:0] op_data;
....
assign rd_data = {'0, op_data, mem_dout};

assign rd_data = {op_data, mem_dout, '0};