VHDL包中的两个类型声明创建了一个错误

我正在尝试使用Vivado为VHDL项目构建一个自制的包,当我添加多个类型声明时出现了一个错误。

package TypeDef is
type IntCommand is (meW, meA, meO, meB);

--    type TestType is array (0 to 3) of STD_LOGIC;

type Rec is record
    inst : IntCommand;
    num1 : STD_LOGIC_VECTOR(3 downto 0);
    num2 : STD_LOGIC_VECTOR(3 downto 0);
end record Rec;

end package TypeDef;

干杯,