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有没有什么理由?Verilog中的1:0?

conditional-operator verilog

Ellen Spertus · 技术社区 · 7 年前

(第5版)包括图B.5.15(p。B-37段):

ALUOut <= A < B ? 1:0;

有什么理由不写这个更简单的语句:

ALUOut <= A < B;

1 回复 | 直到 7 年前

dave_59 7 年前

唯一能回答他们为什么选择这样或那样的人是作者。很多人都喜欢写作 if (expr != 0) 相反 if (expr) . 也许它们来自VHDL,希望更明确。

我能想到为什么要写 expression ? 1: 0

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