SystemVerilog stringify(`”)运算符和换行符

我正在使用SystemVerilog stringify运算符, `" ,如下所示。该案例是故意设计的,以显示错误:

module my_test();
    `define print(x) $fwrite(log_file, `"x`")
    `define println(x) $fwrite(log_file, `"x\n`")
    integer log_file;

    initial begin
        log_file = $fopen("result.txt", "w");
        `print(A);
        `print(B);
        `println(C);
        `println(D);
        `print(E);
        `print(F);
    end
endmodule

这将产生输出(无尾随换行):

ABC
`D
`EF

为什么会有 ` 输出中的,但仅来自 println ?
这是规范中记录的行为,还是我的模拟器(Aldec活动HDL)中的错误?